Popis předmětu - B2B32DITA

Přehled studia | Přehled oborů | Všechny skupiny předmětů | Všechny předměty | Seznam rolí | Vysvětlivky               Návod
B2B32DITA Digitální technika
Role:P Rozsah výuky:2P + 2L
Katedra:13132 Jazyk výuky:CS
Garanti:Lafata P. Zakončení:KZ
Přednášející:Lafata P., Zeman T. Kreditů:4
Cvičící:Lafata P., Šebánek J., Zeman T. Semestr:Z

Webová stránka:

https://moodle.fel.cvut.cz/courses/B2B32DITA

Anotace:

Předmět seznamuje studenty jak s principy klasických, tak i programovatelných logických obvodů a jejich praktického využití při návrhu digitálních systémů. První část přednášek i cvičení předmětu je zaměřena na teoretické znalosti z oblasti logických funkcí, jejich minimalizace, návrhu a realizace logických obvodů, kombinačních i sekvenčních obvodů a přehled technologií realizace logických obvodů a hradel s jejich nejdůležitějšími parametry. Druhá část je pak zaměřena zejména na moderní programovatelná logická pole FPGA a jazyk VHDL a jejich využití pro realizaci typických příkladů logických obvodů použitých v praxi. Cvičení předmětu vhodně doplňují teoretické přednášky a jejich podstatnou část tvoří série prakticky zaměřených laboratorních úloh. Studenti se v nich seznámí s reálnými hradly, změří jejich statické a dynamické vlastnosti. Dále bude kladen důraz na pochopení a osvětlení principu základních stavebních bloků digitálních obvodů a jejich interpretací v jazyce VHDL, softwarovou simulaci a vlastní realizaci prostřednictvím hradlového pole.

Cíle studia:

Cílem předmětu je seznámit studenty s použitím klasických logických obvodů i moderních programovatelných logických polí pro návrh a realizaci základních digitálních obvodů a bloků.

Osnovy přednášek:

1. Úvod do digitální techniky, základní pojmy. Číselné soustavy, polyadické i nepolyadické, převody, aritmetické operace. Číselné kódy.
2. Logické funkce, Booleova algebra, De Morganova pravidla, základní logické funkce a logická hradla, způsoby vyjadřování logických funkcí.
3. Realizace logických funkcí, minimalizace logických funkcí pomocí Karnaughovy mapy. Realizace log. obvodů pomocí elementárních hradel.
4. Kombinační a sekvenční logické obvody, příklady kombinačních obvodů. Hazardy v kombinačních obvodech.
5. Sekvenční logické obvody, klopné obvody typu RS, JK, D a T.
6. Sekvenční logické obvody, ukázky čítačů a registrů, konečné stavové automaty typu Mealy a Moore. Technologie pro realizaci logických hradel, TTL, CMOS, základní parametry a charakteristiky.
7. Technologie pro realizaci logických hradel, TTL, CMOS, základní parametry. Úvod do programovatelných logických polí FPGA, typická vnitřní struktura FPGA.
8. Úvod do jazyka VHDL, základy jazyka VHDL, typy popisů, hierarchie v jazyce, paralelní a sekvenční prostředí.
9. Základy jazyka VHDL, datové typy a jejich konverze, simulace, typická struktura modulu VHDL, operátory, atributy, podmínkové konstrukce.
10. Jazyk VHDL, podmínkové konstrukce, ukázky a realizace kombinačních i sekvenčních obvodů, strukturální popis v jazyce VHDL.
11. Strukturální popis v jazyce VHDL, použití komponent a mapování portů, parametrizace kódu (generic). Sekvenční logické obvody v jazyce VHDL, práce s hodinovým signálem.
12. Praktické zkušenosti z vývoje ASIC. Vyzvaná přednáška Ing. Tomáš Pehnelt, ASICentrum spol. s r.o.
13. Smyčky v jazyce VHDL, ukázky realizace čítačů a registrů. Stavové automaty a jejich realizace v jazyce VHDL.
14. Funkce, procedury, balíčky a knihovny v jazyce VHDL.

Osnovy cvičení:

1. Úvodní cvičení, školení bezpečnosti, náplň semestru, podmínky zápočtu.
2. Číselné soustavy, převody, sčítání, odečítání, počítání příkladů.
3. Úvod do logických funkcí, jejich vyjadřování.
4. Minimalizace logických funkcí pomocí Karnaughových map.
5. Minimalizace logických funkcí pomocí Karnaughových map, převody forem log. funkcí.
6. Demonstrační úloha ve VHDL, seznámení s přípravkem DE10-Lite, programem Quartus a úvodem do VHDL.
7. Lab. úloha č. 1 – Měření parametrů log. hradel TTL a CMOS, hazardy v logických obvodech.
8. Lab. úloha č. 2 – Návrh převodníků kódů v jazyce VHDL, realizace převodníku z kódu BCD do kódu 7segmentového displeje.
9. Lab. úloha č. 3 – Podmínkové konstrukce v jazyce VHDL, konverze typů, realizace sčítačky.
10. Lab. úloha č. 4 – Realizace 2bitové sčítačky pomocí strukturálního návrhu s výstupem na displej.
11. Lab. úloha č. 5 – Synchronní čítač s parametrizací kódu a s výstupem na displej.
12. Lab. úloha č. 6 – Děličky frekvence, digitální stopky s výstupem na displej.
13. Zápočtový test.
14. Náhradní cvičení, náhradní test, konzultace. Klasifikovaný zápočet.

Literatura:

[1] Lafata, P. - Hampl, P. - Pravda, M.: Digitální technika. 1. vyd. Praha: Česká technika - nakladatelství ČVUT, 2011. 164 s. ISBN 978-80-01-04914-3.
[2] Pinker, J. - Poupa, M.: Číslicové systémy a jazyk VHDL. Praha : BEN - technická literatura, 2006. 349 s. ISBN 80-7300-198-5.
[3] Šťastný, J.: FPGA prakticky: realizace číslicových systémů pro programovatelná hradlová pole. Praha : BEN - technická literatura, 2010. 199 s. ISBN 978-80-7300-261-9.
[4] Antošová, M. - Davídek, V.: Číslicová technika. České Budějovice : KOPP, 2003. 286 s. ISBN 80-7232-206-0.
[5] Strnad, L.: Základy číslicové techniky: cvičení. Praha : ČVUT, 1996. 124 s. ISBN 80-01-01433-9.
[6] Ashender, P., J.: The VHDL Cookbook. Dostupné ke stažení v kurzu na Moodle.
[7] SYNARIO: VHDL Reference Manual. Dostupné ke stažení v kurzu na Moodle.

Požadavky:

Předpokladem pro úspěšné absolvování tohoto kurzu jsou znalosti matematické logiky na úrovni všeobecného středoškolského vzdělání.

Klíčová slova:

Digitální technika, Booleova algebra, logické funkce, TTL a CMOS logika, VHDL, FPGA

Předmět je zahrnut do těchto studijních plánů:

Plán Obor Role Dop. semestr
BPEK_2018 Před zařazením do oboru P 3


Stránka vytvořena 21.5.2024 17:50:43, semestry: Z/2023-4, Z/2024-5, L/2023-4, připomínky k informační náplni zasílejte správci studijních plánů Návrh a realizace: I. Halaška (K336), J. Novák (K336)